10400_Nghiên cứu công nghệ FPGA và phát triển các ứng dụng trên KIT SPARTAN 3E

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƢỜNG ĐẠI HỌC DÂN LẬP HẢI PHÒNG
——————————-

ISO 9001:2008

ĐỒ ÁN TỐT NGHIỆP

NGÀNH: ĐIỆN TỬ VIỄN THÔNG

Sinh viên : Hoàng Văn Thơi
Giảng viên hƣớng dẫn : ThS. Đoàn Hữu Chức

HẢI PHÒNG – 2013

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƢỜNG ĐẠI HỌC DÂN LẬP HẢI PHÒNG
———————————–

NGHIÊN CỨU CÔNG NGHỆ FPGA VÀ PHÁT TRIỂN
CÁC ỨNG DỤNG TRÊN KIT SPARTAN 3E.

ĐỒ ÁN TỐT NGHIỆP ĐẠI HỌC HỆ CHÍNH QUY
NGÀNH: ĐIỆN TỬ VIỄN THÔNG

Sinh viên : Hoàng Văn Thơi
Giảng viên hƣớng dẫn : ThS. Đoàn Hữu Chức

HẢI PHÒNG – 2013

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƢỜNG ĐẠI HỌC DÂN LẬP HẢI PHÒNG
————————————–

NHIỆM VỤ ĐỀ TÀI TỐT NGHIỆP

Sinh viên : Hoàng Văn Thơi
Giảng viên hướng dẫn : ThS. Đoàn Hữu Chức
Tên đề tài nghiên cứu công nghệ FPGA và phát triển các ứng dụng
trên kit Spartan 3E.

:

NHIỆM VỤ ĐỀ TÀI

1. Nội dung và các yêu cầu cần giải quyết trong nhiệm vụ đề tài tốt
nghiệp(về lý luận, thực tiễn, các số liệu cần tính toán và các bản vẽ).
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
2. Các số liệu cần thiết để thiết kế, tính toán.
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
3. Địa điểm thực tập tốt nghiệp.
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..

CÁN BỘ HƢỚNG DẪN ĐỀ TÀI TỐT NGHIỆP
Ngƣời hƣớng dẫn thứ nhất:
Họ và tên:…………………………………………………………………………………
Học hàm, học vị:………………………………………………………………………..
Cơ quan công tác:………………………………………………………………………
Nội dung hướng dẫn:………………………………………………………………….
Ngƣời hƣớng dẫn thứ hai:
Họ và tên:…………………………………………………………………………………
Học hàm, học vị:………………………………………………………………………..
Cơ quan công tác:………………………………………………………………………
Nội dung hướng dẫn:………………………………………………………………….

Đề tài tốt nghiệp được giao ngày 25 tháng 03 năm 2013
Yêu cầu phải hoàn thành xong trước ngày 29 tháng 06 năm 2013

Đã nhận nhiệm vụ ĐTTN Đã giao nhiệm vụ ĐTTN
Sinh viên

Người hướng dẫn

Hải Phòng, ngày …… tháng……..năm 2013
Hiệu trƣởng

GS.TS.NGƢT Trần Hữu Nghị

PHẦN NHẬN XÉT CỦA CÁN BỘ HƢỚNG DẪN

1. Tinh thần thái độ của sinh viên trong quá trình làm đề tài tốt
nghiệp:
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
2. Đánh giá chất lƣợng của khóa luận (so với nội dung yêu cầu đã đề ra
trong nhiệm vụ Đ.T. T.N trên các mặt lý luận, thực tiễn, tính toán số
liệu…):
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..
3. Cho điểm của cán bộ hƣớng dẫn (ghi bằng cả số và chữ):
……………………………………………………………………………..
……………………………………………………………………………..
……………………………………………………………………………..

Hải Phòng, ngày … tháng … năm 2013
Cán bộ hƣớng dẫn

(Ký và ghi rõ họ tên)

PHẦN NHẬN XÉT TÓM TẮT CỦA NGƢỜI CHẤM PHẢN BIỆN
1.
Đánh giá chất lƣợng đề tài tốt nghiệp về các mặt thu thập và phân
tích số liệu ban đầu, cơ sở lý luận chọn phƣơng án tối ƣu, cách tính toán
chất lƣợng thuyết minh và bản vẽ, giá trị lý luận và thực tiễn đề tài.
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
2.
Cho điểm của cán bộ phản biện (Điểm ghi cả số và chữ).
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………
…………………………………………………………………………………………………………………

Hải Phòng, ngày……tháng……năm 2013

Ngƣời chấm phản biện

MỤC LỤC
MỤC LỤC
……………………………………………………………………………………………………
8
DANH SÁCH HÌNH VẼ
……………………………………………………………………………..
10
LỜI NÓI ĐẦU ……………………………………………………………………………………………
11
NHỮNG TỪ VIẾT TẮT
……………………………………………………………………………..
12
CHƢƠNG 1 TỔNG QUAN VỀ FPGA VÀ NGÔN NGỮ VHDL …………………
13
1.1 TỔNG QUAN VỀ FPGA …………………………………………………………………
13
1.1.1 FPGA là gì? ………………………………………………………………………………
13
1.1.2 Lịch sử ra đời của FPGA
……………………………………………………………
14
a.Khái niệm cơ bản và cấu trúc của FPGA
………………………………………
14
b.Vi mạch FPGA đƣợc cấu thành từ các bộ phận: …………………………..
15
1.2
NGÔN NGỮ VHDL …………………………………………………………………….
16
1.2.1 Giới thiệu về VHDL …………………………………………………………………..
16
1.2.2 Các ƣu điểm VHDL ………………………………………………………………….
16
1.2.3 Cấu trúc một mô hình hệ thống sử dụng ngôn VHDL …………………
17
a.Entity(Thựcthể) …………………………………………………………………………..
17
b.Architecture(Kiếntrúc) ………………………………………………………………..
18
c.Configuration(Cấuhình)……………………………………………………………….
20
d.Package(Gói)
……………………………………………………………………………….
21
e.Mô hình kiểm tra hoạt động(Testbench)
………………………………………..
22
1.2.4 Các đối tƣợng và các kiểu dữ liệu trong VHDL
…………………………..
23
a.Đối tƣợng trong VHDL ………………………………………………………………..
23
b.Kiểu dữ liệu trong VHDL
…………………………………………………………….
24
CHƢƠNG 2 GIỚI THIỆU VỀ SPARTAN-3E KIT BOARD VÀ MÔI
TRƢỜNG LẬP TRÌNH ISE 8.2I ………………………………………………………………
31
2.1 SPARTAN -3E KIT BOARD …………………………………………………………..
31
2.1.1 Các thành phần của kit Spartan-3E
……………………………………………
31
2.1.2Các thông số kỹ thuật và một số hình ảnh
……………………………………
31
2.1.3 Cấu trúc Spartan-3E
………………………………………………………………….
32
2.1.4 Mã số Chip và ý nghĩa của nó …………………………………………………….
33
2.2 SƠ LƢỢC VỀ ISE 8.2
……………………………………………………………………..
34

MỤC LỤC
2.2.1Tạo một Project
………………………………………………………………………….
34
CHƢƠNG 3 THIẾT KẾMẠCH LOGIC VÀ MỘT SỐ ỨNG DỤNG KẾT
NỐI CỦA FPGA TRÊN KIT SPARTAN 3E ……………………………………………..
39
3.1 Thiết kế mạch logic
………………………………………………………………………….
39
a.Thiết kế mạch giải mã 2 đƣờng sang 4 đƣờng với ngõ ra tích cực cao
.
39
b. Thiết kế mạch mã hóa 4 đƣờng sang 2 đƣờng với ngõ vào tích cực cao

………………………………………………………………………………………………………….
40
c.Thiết kế mạch giải mã đa hợp 1 ngõ vào 4 ngõ ra 2 lựa chọn
…………….
41
d.Thiết kế mạch giải mã led 7 đoạn loại anode chung
………………………….
42
e.Thiết kế mạch so sánh 2 số 1 bit………………………………………………………
44
f. Thiết kế Flip Flop D
………………………………………………………………………..
45
3.2MỘT SỐ ỨNG DỤNG KẾT NỐI CỦA FPGA TRÊN KIT SPARTAN
3E ………………………………………………………………………………………………………..
46
a. LCD kết nối với Spartan_3E
…………………………………………………………..
46
b. VGA kết nối với Spartan_ 3E …………………………………………………………
57
c.Mouse kết nối với Spartan -3E
…………………………………………………………
61
KẾT LUẬN: ……………………………………………………………………………………………
64
TÀI LIỆU THAM KHẢO ………………………………………………………………………..
65

DANH SÁCH HÌNH VẼ

Hình 1.1 Cấu trúc tổng quan của FPGA …………………………………………………. 15
Hình 1.2 Khối logic lập trình đƣợc của FPGA
…………………………………………. 15
Hình 1.3 Mạch bán tổng
…………………………………………………………………………. 18
Hình 1.4 Các bƣớc thực hiện một project ……………………………………………….. 22
Hình 1.5 Sơ đồ tổng quát của một chƣơng trình thử(Testbench)
………………. 23
Hình 2.1 Spartan-3E Starter Kit Board …………………………………………………. 32
Hình 2.2 Cấu trúc các thành phần của Spartan 3E
………………………………….. 33
Hình 2.3 Chíp Spartan-3E Xilink với các thông số ………………………………….. 33
Hình 2.4 Tạo project mới ……………………………………………………………………….. 34
Hình 2.5 Lựa chọn thiết bị cho chƣơng trình
…………………………………………… 35
Hình 2.6 Thêm Module vào chƣơng trình ……………………………………………….. 35
Hình 2.7 Khung chƣơng trình ……………………………………………………………….. 36
Hình 2.8 viết chƣơng trình ……………………………………………………………………… 36
Hình 2.9 Gắn chân …………………………………………………………………………………. 37
Hình 2.10 kiểm tra mã nguồn …………………………………………………………………. 37
Hình 2.11Kiểm tra việc gắn chân ……………………………………………………………. 38
Hình 2.12 Thực hiện kết nối và nạp chƣơng trình vào kit
………………………… 38
Đồ án tốt nghiệp LỜI MỞ ĐẦU
Hoàng Văn Thơi_ĐT1301_ĐHDLHP
Page 11

LỜI NÓI ĐẦU
Ngày nay với sự
. Các mạch
lọc tương tự trước đây k
. Tính linh động cao trong quá trình thiết kế cho phép FPGA giải
quyết những bài toán phức tạp mà trước kia chỉ thực hiện nhờ phần mềm máy tính.
Ngoài ra, nhờ mật độ cổng logic cao, FPGA được ứng dụng cho những bài toán đòi
hỏi khối lượng tính toán lớn và dùng trong các hệ thống làm việc theo thời gian
thực. Những ứng dụng trong thực tế của FPGA rất rộng rãi, bao gồm: các hệ thống
hàng không, vũ trụ, quốc phòng,…Đặc biệt, với khả năng tái lập trình, người sử
dụng có thể thay đổi lại thiết kế của mình chỉ trong vài giờ.
Nhờ những đặc điểm mạnh mẽ và ứng dụng thực tiễn của FPGA em đã chọn
đề tài “Nghiên cứu công nghệ FPGA và phát triển các ứng dụng trên KIT Spartan
3E”.
Để thực hiện được đồ án này em xin gửi lời cảm ơn chân thành nhất đến tất cả các
thầy cô trong khoa Điện – Điện tử nói riêng đã đạy dỗ, và giúp đỡ em suốt thời gian
em học tại trường.
Em xin chân thành cảm ơn thầy giáo hướng dẫn, Thạc sỹ – Giảng viên Đoàn
Hữu Chức, khoa Điện – Điện tử, trường Đại học Dân Lập Hải Phòng đã nhiệt tình
hướng dẫn, chỉ bảo và cung cấp cho em nhiều kiến thức cũng như tài liệu trong suốt
quá trình làm đồ án. Nhờ sự giúp đỡ của thầy em mới có thể hoàn thành được đồ án
này.

Hải phòng, ngày 29 tháng 6 năm 2013
Tác giả

Hoàng Văn Thơi
Đồ án tốt nghiệp NHỮNG TỪ VIẾT TẮT
Hoàng Văn Thơi_ĐT1301_ĐHDLHP
Page 12

NHỮNG TỪ VIẾT TẮT
Ký Hiệu
Diễn Giải
ASIC
ApplicationSpecific Integrated Circuit
ALU
Arithmetic Logic Unit
CPLD
Complex Programmable Logic Device
CPU
Central Processing Unit
CLB
Configurable Logic Blocks
DSP
Digital Signal Processing
FPGA
FieldProgrammable Gate Array
HDL
Hardware Description Language
IC
Integrated Circuit
IEEE
Institute of Electrical and Electronics Engineers
PAL
Programmable Array Logic
PLA
Programmable Logic Array
RAM
Random Access Memory
ROM
Read Only Memory
SoC
System on chip
SPLD
Simple Programable Logic Device
VHDL
VHSIC Hardware Description Language
VHSIC
Very High Speed Itergrated Circuit
Đồ án tốt nghiệp CHƢƠNG 1
Hoàng Văn Thơi_ĐT1301_ĐHDLHP
Page 13

CHƢƠNG 1 TỔNG QUAN VỀ FPGA VÀ NGÔN NGỮ VHDL
1.1 TỔNG QUAN VỀ FPGA
1.1.1 FPGA là gì?
FPGA (Field-Programmable Gate Arry) là vi mạch dùng cấu trúc mảng phần
tử logic mà người dùng có thể lập trình được. Vi mạch FPGA được cấu thành từ
các bộ phận : 
Các khối logic cơ bản lâp trình được(logic block) 
Hệ thống mạch liên kết lập trình được 
Khối vào/ra (IO Pads) 
Phần tử thiết kế săn khác như DSP sline, Ram, ROM, nhân vi xử
lý…
So sánh FPGA với ASIC và các vi mạch bán dẫn khác:
ASIC ( Application-Specific Integrated Circuit) là một vi mạch IC được thiết
kế dành cho một ứng dụng cụ thể .FPGA cũng được xem như một loại vi mạch
bán dẫn chuyên dụng ASIC, nhưng nếu so sánh FPGA với những ASIC đặc chế
hoàn toàn hay ASIC thiết kế trên thư viện logic thì FPGA không đạt được mức
độ tối ưu như những loại này , và hạn chế trong khả năng thực hiện những tác
vụ đặc biệt phức tạp , tuy vậy FPGA ưu việt hơn ở chỗ có thể tái cấu trúc lại khi
sử dụng, công đoạn thiết kế đơn giản do vạy chi phí giảm, rút ngắn thời gian
đưa sản phẩm vào sử dụng.
Còn nếu so sánh với các dạng vi mạch bán dẫn lập trình được cấu trúc mảng
phần tử logic như PLA, PAL, CPLD thì FPGA ưu việt hơn các điểm:
 Tác vụ tái lập của FPGA thực hiện đơn giản hơn.
 Khả năng lập trình linh động hơn
 Kiến trúc của FPGA cho phép nó có khả năng chứa khối lượng lớn cổng
logic (logic gate), so với các vi mạch bán dẫn lập trình được có trước nó .
 Thiết kế hay lập trình cho FPGA được thực hiện chủ yếu bằng ngôn ngữ
mô tả phần cứng HDL như VHDL, Verilog, AHDL, các hãng sản suất
FPGA lớn như Xilinx, Altera thường cung cấp các gói phần mềm và thiết
bị phụ trợ cho quá trình thiết kế , cũng như có một hãnh thứ ba cung cấp
các gói phần mềm này như Synosys, Synplify… Các gói phần mềm này
có khả năng thực hiện tất cả các bước của toàn bộ quy trình thiết kế IC
chuẩn với đầu vào là thiết kế trên HDL ( còn gọi là mã RTL)
Đồ án tốt nghiệp CHƢƠNG 1

Hoàng Văn Thơi_ĐT1301_ĐHDLHP
Page 14

1.1.2 Lịch sử ra đời của FPGA
FPGA được thiết kế đầu tiên bởi Ross Freeman, người sáng lập công ty Xilinx
vào năm 1984, kiến trúc mới của FPGA cho phép tích hợp số lượng tương đối
lớn các phần tử bán dẫn vào một vi mạch. So với kiến trúc trước đó là CPLD,
FPGA có khả năng chứa tới từ 100.000 đến hàng vài tỷ cổng logic, trong khi
CPLD chỉ chứa từ 10.000 đến 100.000 cổng logic; con số này đối với PAL,
PLA còn thấp hơn nữa chỉ đạt vài nghìn đến 10.000.
CPLD được cấu trúc từ số lượng nhất định các khối SPLD (Simple
programable logic device) thuật ngữ chung chỉ PAL, PLA. SPLD thường là một
mảng logic AND/OR lập trình được có kích thước xác định và chứa một số
lượng hạn chế các phần tử nhớ đồng bộ (clocked register). Cấu trúc này hạn chế
khả năng thực hiện những hàm phức tạp và thông thường hiệu suất làm việc của
vi mạch phụ thuộc vào cấu trúc cụ thể của vi mạch hơn là vào yêu cầu bài toán.
Kiến trúc của FPGA là kiến trúc mảng các khối logic, mỗi khối này nhỏ
hơn nhiều nếu đem so sánh với một khối SPLD, ưu điểm này giúp FPGA có thể
chứa nhiều hơn các phần tử logic và phát huy tối đa khả năng lập trình của các
phần tử logic và hệ thống mạch kết nối, để đạt được mục đích này thì kiến trúc
của FPGA phức tạp hơn nhiều so với CPLD.
Một điểm khác biệt nữa với CPLD là trong những FPGA hiện đại được
tích hợp nhiều bộ logic số học đã được tối ưu hóa, hỗ trợ RAM, ROM, tốc độ
cao, hay các bộ nhân, cộng dùng cho những ứng dụng xử lý tín hiệu số.Ngoài
khả năng cấu trúc lại vi mạch ở mức toàn cục, một số FPGA hiện đại còn hỗ trợ
cấu trúc lại ở mức cục bộ, tức là khả năng cấu trúc lại một bộ phận riêng lẻ
trong khi vẫn đảm bảo hoạt động bình thường cho các bộ phận khác.
Khái niệm cơ bản và cấu trúc của FPGA, Vi mạch FPGA được cấu thành
từ các bộ phận
a.Khái niệm cơ bản và cấu trúc của FPGA
FPGA (Field Programable Gate Arrays – Ma trận cổng lập trình được theo
hàng) là một thiết bị bán dẫn bao gồm các khối logic lập trình được gọi là
“Logic Block”, và các kết nối khả trình. Các khối logic có thể được lập trình để
thực hiện các chức năng của các khối logic cơ bản như AND, XOR, hoặc các
chức năng kết hợp phức tạp hơn như decoder hoặc các phép tính toán học.
Đồ án tốt nghiệp CHƢƠNG 1

Hoàng Văn Thơi_ĐT1301_ĐHDLHP
Page 15

Trong hầu hết các kiến trúc FPGA, các khối logic cũng bao gồm cả các phần tử
nhớ. Đó có thể là các Flip-Flop hoặc những bộ nhớ hoàn chỉnh hơn.

Hình 1.1 Cấu trúc tổng quan của FPGA
b.Vi mạch FPGA đƣợc cấu thành từ các bộ phận: 
Các khối logic cơ bản lập trình được (logic block):Phần tử chính của FPGA
là các khối logic (logic block). Khối logic được cấu thành từ LUT và một
phần tử nhớ đồng bộ flip-flop. LUT (Look up table) là khối logic có thể
thực hiện bất kì hàm logic nào từ 4 đầu vào, kết quả của hàm này tùy vào
mục đích mà gửi ra ngoài khối logic trực tiếp hay thông qua phần tử nhớ
flip-flop.

Hình 1.2 Khối logic lập trình đƣợc của FPGA
Trong tài liệu hướng dẫn của các dòng FPGA của Xilinx còn sử dụng khái
niệm SLICE, 1 Slice gồm 4 khối logic tạo thành, số lượng các Slices thay
đổi từ vài nghìn đến vài chục nghìn tùy theo loại FPGA. 
Hệ thống mạch liên kết lập trình được :Mạng liên kết trong FPGA được cấu
thành từ các đường kết nối theo hai phương ngang và đứng, tùy theo từng
loại FPGA mà các đường kết nối được chia thành các nhóm khác nhau, ví
dụ trong XC4000 của Xilinx có 3 loại kết nối: ngắn, dài và rất dài. Các
đường kết nối được nối với nhau thông qua các khối chuyển mạch lập trình
được (programable switch), trong một khối chuyển mạch chứa một số
lượng nút chuyển lập trình được, đảm bảo cho các dạng liên kết phức tạp
khác nhau.
4
F[4:1]

A[4:1] D
F-
LUT
FFX
X
XQ
4
G[4:1]

A[4:1] D
G-
LUT
FFY
Y
YQ
Đồ án tốt nghiệp CHƢƠNG 1

Hoàng Văn Thơi_ĐT1301_ĐHDLHP
Page 16

Khối vào/ra (IO Pads) :Khối vào/ra nhiều hay ít là tuỳ thuộc vào từng loại
FPGA. Chúng có thể được kết nối với các thiết bị bên ngoài như LED,
USB, RS232, RAM….tuỳ theo mục đích sử dụng 
Các phần tử tích hợp sẵn:Ngoài các khối logic, tùy theo các loại FPGA
khác nhau mà có các phần tử tích hợp thêm khác nhau, ví dụ để thiết kế
những ứng dụng SoC, trong dòng Virtex 4, 5 của Xilinx có chứa nhân xử lý
PowerPC, hay cho những ứng dụng xử lý tín hiệu số trong FPGA được tích
hợp các DSP Slice là bộ nhân, cộng tốc độ cao, thực hiện hàm A*B+C, ví
dụ dòng Virtex của Xilinx chứa từ vài chục đến hàng trăm DSP slices với
A, B, C 18-bit.
1.2 NGÔN NGỮ VHDL
1.2.1 Giới thiệu về VHDL
VHDL là ngôn ngữ mô tả phần cứng cho các mạch tích hợp tốc độ rất cao,
là một loại ngôn ngữ mô tả phần cứng được phát triển dung cho trương trình
VHSIC( Very High Speed Itergrated Circuit) của bộ quốc phòng Mỹ. Mục tiêu
của việc phát triển VHDL là có được một ngôn ngữ mô phỏng phần cứng tiêu
chuẩn và thống nhất cho phép thử nghiệm các hệ thống số nhanh hơn cũng như
cho phép dễ dàng đưa các hệ thống đó vào ứng dụng trong thực tế. Ngôn ngữ
VHDL được ba công ty Intermetics, IBM và Texas Instruments bắt đầu nghiên
cứu phát triển vào tháng 7 năm 1983. Phiên bản đầu tiên được công bố vào
tháng 8-1985. Sau đó VHDL được đề xuất để tổ chức IEEE xem xét thành một
tiêu chuẩn chung. Năm1987 đưa ra tiêu chuẩn về VHDL (tiêu chuẩnIEEE-
1076-1987).
VHDL được phát triển để giảiquyết các khó khăn trong việc phát triển, thay
đổi và lập tài liệu cho các hệ thống số. VHDL là một ngôn ngữ độc lập không
gắn với bất kỳ một phương pháp thiết kế, một bộ mô tả hay công nghệ phần
cứng nào. Người thiết kế có thể tự do lựa chọn công nghệ, phương pháp thiết kế
trong khi chỉ sử dụng một ngôn ngữ duy nhất.
1.2.2 Các ƣu điểm VHDL
Chương trình trong VHDL có thể được viết theo nhiều cấu trúc khác
nhau: Ngẫu nhiên, tuần tự, nối chân, định thời chỉ rõ, ngôn ngữ sinh dạng sóng.
–
VHDL là một ngôn ngữ phân cấp, hệ thống số có thể được mô phỏng
như một kết nối các khối mà các khối này được thực hiện bởi các khối con
khác nhỏ hơn.
Đồ án tốt nghiệp CHƢƠNG 1

Hoàng Văn Thơi_ĐT1301_ĐHDLHP
Page 17

– Cung cấp một cách mềm dẻo các phương thức thiết kế trên xuống, dưới
lên, hoặc tổ hợp cả hai.
– Cung cấp cả hai mode đồng bộ và không đồng bộ.
–
Linh hoạt trong kĩ thuật mô phỏng số như sử dụng biểu đồ trạng thái,
thuật toán, các hàm Boolean.
–
Có tính đại chúng: VHDL được phát triển dưới sự bảo trợ của chính
phủ Mỹ và hiện nay là một tiêu chuẩn của IEEE. VHDL được sự hỗ trợ của
nhiều nhà sản xuất
thiết bị cũng như nhiều nhà cung cấp công cụ thiết kế mô phỏng hệ thống.
–
VHDL cung cấp 3 kiểu mẫu viết khác nhau: structural, dataflow và
behavioral.
– Không giới hạn về độ lớn của thiết kế khi sử dụng ngôn ngữ.
–
VHDL hoàn toàn độc lập với công nghệ chế tạo phần cứng. Một mô
tả hệ thống dùng VHDL thiết kế ở mức cổng có thể được chuyển thành các
bản tổng hợp mạch khác nhau tuỳ thuộc công nghệ chế tạo phần cứng mới
ra đời nó có thể được áp dụng ngay cho các hệ thống đã thiết kế .
–
Khả năng định nghĩa kiểu dữ liệu mới cung cấp một công cụ hữu hiệu
cho thiết kế và mô phỏng công nghệ mới với một mức rất cao
1.2.3 Cấu trúc một mô hình hệ thống sử dụng ngôn VHDL
VHDL là ngôn ngữ mô tả phần cứng do vậy mà nó có thể được sử dụng để
làm mô hình của một hệ thống số. Hệ thống số có thể đơn giản là các cổng
logic hay phức tạp như một hệ thống hoàn chỉnh. Các khối xây dựng nên
ngôn ngữ VHDL gọi là các khối thiết kế. Có 3 khối thiết kế chính:
– Khai báo Entity (Thực thể)
– Khai báo Architecture (Kiến trúc)
– Khai báo Configuration (Cấu hình)
–
Đôi khi ta sử dụng các gói (Packages) và mô hình kiểm tra hoạt động
của hệ thống (Testbench).
a.Entity(Thựcthể)

Khai báo thực thể trong VHDL là phần định nghĩa các chỉ tiêu phía
ngoài của một phần tử hay một hệ thống. Khai báo Entity là chỉ ra tên của
Đồ án tốt nghiệp CHƢƠNG 1

Hoàng Văn Thơi_ĐT1301_ĐHDLHP
Page 18

Entity và liệt kê các cổng vào/ra. Các cổng là các (dây) tín hiệu mà qua đó
entity giao tiếp với môi trường bên ngoài. Ví dụ, một mạch bán tổng được chỉ
ra ở hình dưới đây : :

Hình 1.3 Mạchbántổng
Khai báo Entity như sau:

entity HALF-ADDER is

port ( A, B : in BIT;
SUM, CARRY : out BIT);
end HATF-ADDER;
Bộ bán cộng này gồm có hai đầu vào là A và B; và hai đầu ra là SUM và
CARRY, BIT là một kiểu cấu trúc ngôn ngữ được định nghĩa trước của FPGA
b.Architecture(Kiếntrúc)
Phần thứ 2 trong mã nguồn VHDL là khai báo Architecture. Mỗi một khai
báo Entity đều phải đi kèm với ít nhất một Architecture tương ứng. Khai
báo Architecture trong chương trình phải kết hợp tên của Architecture và một
Entity trong chương trình đó. Phần thân Architecture có thể bao gồm các khai
báo về các tín hiệu bên trong, các phần tử bên trong hệ thống, hay các hàm
và thủ tục mô tả hoạt động của hệ thống. Tên của Architecture là nhãn
được đặt tuỳ theo người viết chương trình. Cấu trúc bên trong của
Architecture có thể được viết theo một trong số các kiểu mẫu sau:
-Tập hợp kết nối bên trong của các thiết bị.
-Tập các câu lệnh ngẫu nhiên
-Tập các câu lệnh tuần tự.
-Kết hợp của ba dạng trên.
Các kiểu mô hình này sẽ được mô tả cụ thể như sau:
Đồ án tốt nghiệp CHƢƠNG 1

Hoàng Văn Thơi_ĐT1301_ĐHDLHP
Page 19

 Kiểu kiến trúc
Kiểu này được xây dựng dựa trên một tập các thành phần được kết nối. Ví
dụ như bộ bán tổng được chỉ ra sau đây:
architecture HA-STRUCTURE of HALF-ADDER is

component XOR2

port (X,Y : in BIT; N: out BIT);
End component;

Component AND2

Port (L, M : in BIT; N : out BIT);

End component;

Begin

X1: XOR2 port map(A,B,SUM);

A1 : AND2 port map (A,B,CARRY);

End HA-STRUCTURE;

 Kiểu luồng dữ liệu
Trong kiểu này, luồng dữ liệu qua Entity trước tiên được biểu diễn bằng
các phép gán đồng thời. Kiểu luồng dữ liệu của bộ bán cộng được chỉ ra trong
ví dụ sau:

Architecture DATAFLOW of HALF-ADDER is

Begin

SUM <= A xor B after 8ns; CARRY <= A and B after 4ns; End DATAFLOW; Trong ví dụ này kiểu luồng dữ liệu sử dụng hai phép gán tín hiệu đồng thời (hoặc gán nối tiếp). Trong phép gán cho tín hiệu thì ký hiệu gán là “<=”. Giá trị của biểu biểu thức bên phải được gán cho tín hiệu bên phía tay trái. Một phép gán đồng thời được thực hiện chỉ khi có bất kỳ tín hiệu trong biểu thức phía phải có sự thay đổi, tức là giá trị tín hiệu thay đổi. Thông tin trễ cũng có thể được thêm vào phép gán bằng cách sử dụng mệnh đề “after” .  Kiểu behavior Đồ án tốt nghiệp CHƢƠNG 1 Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 20 Kiểu behavior chỉ ra cách thức hoạt động của một entity như là một tập hợp lệnh được thực hiện theo kiểu nối tiếp bằng cách sử dụng process. Chúng không chỉ ra rõ ràng cấu trúc của entity mà chỉ ra chức năng của nó. Ví dụ sau xem xét kiểu behavior của bộ bán tổng. Architecture BEHAVIOR of HALF-ADDER is Begin Process (A,B) Variable X,Y : BIT; Begin X:=A; Y:=B; SUM<=X xor Y; CARRY <= X and Y; End process; End BEHAVIOR; Một process cũng có một phần để khai báo (trước từ khóa “begin”) và một phần để trình bày (giữa từ khóa “begin” và “process”). Các lệnh bên trong phần trình bày này được thực hiện theo kiểu nối tiếp. Danh sách các tín hiệu được chỉ ra trong dấu ngoặc sau từ khóa “process” tạo thành một danh sách “nhạy”. Tức là, khi có sự thay đổi của bất kỳ giá trị nào trong danh sách này thì mới thực hiện các lệnh trong process. Tuy nhiên, tất cả các process trong một chương trình thì đều thực hiện đồng thời. Khai báo biến (bắt đầu bằng từ khóa “variable”), trong ví dụ này có hai biến X và Y. Các biến được gán với ký hiệu là “:=” và giá trị của vế phải gán cho giá trị biến bên trái.  Kiểu hỗn tạp. Kiểu hỗn tạp là kiểu kết hợp cả ba kiểu trên. Tức là, bên trong một architecture, chúng ta có thể sử dụng cả ba cách trình bày trên. c.Configuration(Cấuhình) Khai báo Configuration dùng để lựa chọn một trong các thân Architecture có sẵn mà một Entity có hoặc để gắn các khối vào Entity. Đồ án tốt nghiệp CHƢƠNG 1 Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 21 Nếu cho dạng cấu trúc, Configuration có thể được xem như liệt kê các thành phần cho khối mô hình. Cho mỗi khối thì Configuration chỉ rõ Architecture nào cho Entity từ nhiều Architecture. Khi Configuration cho tổng hợp Entity- Architecture thì được biên dịch vào thư viện và một thực thể mô phỏng được tạo ra. Ví dụ khai báo Configuration trong bộ bán tổng như sau: Library CMOS-LIB, MY-LIB; Configuration CONFIG of HALF-ADDER is For HA-STRUCTURE For X1:XOR2 Use entity CMOS-LIB.XOR-GATE (DATAFLOW); End for; For A1 : AND2 Use configuration MY-LIB.AND-CONFIG; End for; End for; End CONFIG; d.Package(Gói) Mục đích cơ bản của Package là gói gọn các phần nhỏ có thể được sử dụng trong nhiều thiết kế. Package là một biện pháp thường dùng để lưu dữ thông tin có thể được sử dụng trong nhiều Entity. Mối quan hệ trong Package cho phép dữ liệu có thể được tham chiếu bởi những Entity khác. Vì thế dữ liệu có thể được chia sẻ. Một Package gồm hai phần: Phần khai báo và phần thân (Body). Phần khai báo định nghĩa giao diện cho Package, bằng một cách tương tự như định nghĩa của Entity. Thân của Package chỉ rõ sự biến đổi quan hệ trong Package giống như trong Architecture. VHDL là không giống như cách thực thi chương trình một cách tuần tự như chương trình của PC, các lệnh của VHDL được thực hiện một cách đồng thời. Vì lí do này, người ta thường gọi là “mã VHDL” chứ không gọi là “chương trình VHDL”. Trong VHDL, chỉ các lệnh nằm trong PROCESS, FUNCTION hoặc PROCEDURE mới được thực thi một cách tuần tự. Như đã đề cập ở trên, một trong những ưu điểm của VHDL là nó cho phép tổng hợp một mạch hay một hệ thống trong một thiết bị khả trình (như PLD hoặc Đồ án tốt nghiệp CHƢƠNG 1 Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 22 FPGA) hoặc trong một chip ASIC. Các bước thực hiện một project được chỉ ra trong hình dưới đây. Hình 1.4 Các bƣớc thực hiện một project Thiết kế được bắt đầu bằng việc viết mã VHDL và lưu vào file có đuôi “.vhd” có cùng tên với tên của ENTITY. Bước đầu tiên trong quá trình tổng hợp là biên dịch. Biên dịch là quá trình chuyển từ ngôn ngữ VHDL bậc cao (mô tả mạch ở mức RTL – mức chuyển thanh ghi) sang dạng danh sách kết nối (netlist) ở mức gate. Bước thứ hai là tối ưu, được thực hiện trên danh sách kết nối mức gate để đạt được sự tối ưu về tốc độ hoặc tối ưu về diện tích sắp đặt. Ở giai đoạn này, thiết kế có thể được mô phỏng. Cuối cùng một phần mềm Place-và-route sẽ tạo ra sự sắp đặt (layout) vật lý cho một thiết bị PLD/FPGA hoặc sẽ tạo ra mặt nạ (mask) cho chip ASIC. e.Mô hình kiểm tra hoạt động(Testbench) Một trong các nhiệm vụ rất quan trọng là kiểm tra bản mô tả thiết kế. Kiểm tra một mô hình VHDL được thực hiện bằng cách quan sát hoạt động của nó trong khi mô phỏng và các giá trị thu được có thể đem so sánh với yêu cầu thiết kế.Môi trường kiểm tra có thể hiểu như một mạch kiểm tra ảo. Môi trường kiểm tra sinh ra các tác động lên bản thiết kế và cho phép quan sát hoặc so sánh kết quả hoạt động của bản mô tả thiết kế. Thông thường thì các bản mô tả đều cung cấp chương trình thử. Nhưng ta cũng có thể tự xây dựng chương trình thử (testbench). Mạch thử thực chất là sự kết hợp của tổng hợp nhiều thành phần. Nó gồm ba thành phần. Mô hình VHDL đã qua kiểm tra, nguồn dữ liệu và bộ quan sát. Hoạt động của mô hình VHDL được kích Đồ án tốt nghiệp CHƢƠNG 1 Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 23 thích bởi các nguồn dữ liệu và kiểm tra tính đúng đắn thông qua bộ quan sát. Hình 1.5 Sơ đồ tổng quát của một chƣơng trình thử(Testbench) Trong đó: DUT: (device under test) mô hình VHDL cần kiểm tra Observer: khối quan sát kết quả Data source: nguồn dữ liệu (khối tạo ra các tín hiệu kích thích) 1.2.4 Các đối tƣợng và các kiểu dữ liệu trong VHDL a.Đối tƣợng trong VHDL Trong ngôn ngữ VHDL gồm có 3 đối tượng là: tín hiệu - signal, biến - variable, hằng - constant, mỗi đối tượng được khai báo dựa vào từ khóa tương ứng và chúng có mục đích sử dụng như sau: + Tín hiệu – Signal: là đối tượng để biểu diễn đường kết nối các giữa các cổng vào/ra của thực thể, giữa các cổng vào/ra của các khối thành phần phần cứng xuất hiện trong thực thể… Chúng là phương tiện truyền dữ liệu động giữa các thành phần của thực thể. Tín hiệu có tính toàn cục rất cao, chúng có thể được khai báo trong package (tín hiệu toàn cục, được sử dụng bởi một số thực thể), khai báo trong thực thể - Entity (tín hiệu nội bộ dùng trong thực thể, có thể được tham chiếu bởi bất kỳ kiến trúc nào của thực thể đó), khai báo trong kiến trúc – Architecture (tín hiệu nội bộ dùng trong kiến trúc, có thể được sử dụng trong bất cứ cấu trúc lệnh nào trong kiến trúc). Các tín hiệu có thể được sử dụng nhưng không được khai báo trong tiến trình – process, trong chương trình con. Vì tiến trình và chương trình con là thành phần cơ sở của mô hình và chúng được coi như các hộp đen. Cú pháp khai báo tín hiệu như sau: Signal tên_tín_hiệu {,tên_tín_hiệu}:kiểu_dữ_liệu [:=giá_trị_khởi_tạo]; Ví dụ: Signal a,b,c: Bit:=‟1‟; Signal y, reg: std_logic_vector(3 downto 0):=”0000”; Đồ án tốt nghiệp CHƢƠNG 1 Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 24 + Biến – Variable: là đối tượng cục bộ được sử dụng để chứa các kết quả trung gian. Biến chỉ được khai báo và sử dụng trong process và trong chương trình con. Cú pháp khai báo của biến cũng tương tự như khai báo tín hiệu: Variable tên_biến {,tên_biến}: kiểu_dữ_liệu [:=giá_trị_khởi_tạo]; Ví dụ: variable x: Bit:=‟1‟; variable Q: std_logic_vector(3 downto 0); Nếu không được khởi tạo giá trị ban đầu biến sẽ nhận giá trị khởi tạo ban đầu là giá trị thấp nhất trong các giá trị thuộc miền xác định của kiểu dữ liệu. Tín hiệu cũng có thể chứa dữ liệu nhưng chúng lại không được sử dụng vì những lý do sau: Việc sử dụng biến hiệu quả hơn vì giá trị của biến được gán ngay lập tức trong process khi tín hiện chỉ được lập kế hoạch để thực hiện và chỉ được cập nhật toàn bộ sau khi kết thúc process. Biến chiếm ít bộ nhớ hơn trong khi tín hiệu cần nhiều thông tin để có thể lập kế hoạch thực hiện cũng như để chứa các thuộc tính của tín hiệu. Sử dụng tín hiệu yêu cầu có lệnh wait để thực hiện đồng bộ phép gán tín hiệu với phép lặp thực hiện theo cách sử dụng quen thuộc. + Hằng –constant: là đối tượng hằng được gán cho các giá trị cụ thể của một kiểu khi được tạo ra và không đổi trong toàn bộ quá trình thực hiện. Hằng cũng có tính toàn cục giống như tín hiệu và có thể được khai báo trong package, entity, architecture, proceduce, process… Cú pháp khai báo hằng: constant tên_hằng {,tên_hằng} : kiểu_dữ_liệu := giá_trị_khởi_tạo; Ví dụ: constant GND: std_logic:=‟0‟; constant PI: real:=3.1414; Tóm lại: Các đối tượng trong VHDL có mục đích sử dụng, phạm vi sử dụng khác nhau, nhưng chúng có cú pháp khai báo chung như sau: Đối_tượng tên_đối_tượng: kiểu_dữ_liệu {:=giá_trị_khởi_tạo} Các đối tượng khi khai báo phải được xác định kiểu dữ liệu tương ứng. VDHL định nghĩa nhiều kiểu dữ liệu khác nhau để phù hợp với việc mô tả, thiết kế, mô phỏng các hệ thống số khác nhau trong thực tế. b.Kiểu dữ liệu trong VHDL  Trong VHDL có 4 dạng dữ liệu: Vô hướng: gồm các dữ liệu có giá trị đơn như bit, boolean, integer, real, physical, character, std_logic và std_ulogic, enumerated (kiểu liệt kê)... Kiểu ghép: các dữ liệu dưới dạng một nhóm các thành phần như mảng, bảng ghi (record). Bit_logic_vector, std_logic_vector và String đều là những dạng dữ liệu ghép đã được định nghĩa sẵn. 2-D Arrays: các dữ liệu có dạng mảng 2 Đồ án tốt nghiệp CHƢƠNG 1 Hoàng Văn Thơi_ĐT1301_ĐHDLHP Page 25 chiều, được tạo nên từ 1 mảng của một mảng 1 chiều ( hay một bản ghi). VHDL Subtypes: dạng dữ liệu con do người dùng tự định nghĩa dựa trên những dạng có sẵn. Các kiểu dữ liệu đã được định nghĩa trong gói Standard chứa trong thư viện chuẩn Standard Library của VHDL là: bit, boolean, integer, real, physical, character, std_logic and std_ulogic, Bit_logic_vector, std_logic_vector và String và một số kiểu dữ liệu con. Cú pháp chung định nghĩa kiểu dữ liệu như sau: Type Tên_kiểu is giới_hạn_giá_trị_của_kiểu  Kiểu vô hướng - Kiểu Bit: Kiểu liệt kê với 2 giá trị „0‟ và „1‟. Kiểu Bit đã được định nghĩa như sau: Type Bit is („0‟, „1‟); - Kiểu Boolean: Kiểu liệt kê với 2 giá trị false và true. Kiểu Boolean đã được định nghĩa như sau: Type Boolean is (false, true); - Kiểu Integer: Kiểu số nguyên với những giá trị dương hoặc âm, độ lớn mặc định là 32 bit với giới hạn giá trị: từ -2147483647 đến +2147483647. Khi sử dụng có thể giới hạn miền xác định theo giới hạn giảm dần dùng từ khóa downto hoặc tăng dần dùng từ khóa to: signal A: integer range 0 to 7; -- A số nguyên 3 bit variable B: integer range 15 downto 0; -- B số nguyên 4 bit signal B: integer range 15 downto -15; -- B số nguyên 5 bit Các cách biểu diễn số nguyên dạng thập phân: + digit[underline]digit, ví dụ: 0, 1, 123_456_789 , -123_5678… + digit(E)digit, ví dụ: 987E6 (=987.106-)… Các cách biểu diễn dưới dạng cơ số xác định: + base#based_integer#[exponent], ví dụ: 2#1100_0100#, 16#C4#, 4#301#E1, (=196) - Kiểu Real: Kiểu số thực có giới hạn từ -1.0E+38 đến 1.0E+38, khác với kiểu integer kiểu số thực khi sử dụng thường được định nghĩa thành kiểu dữ liệu riêng và có giới hạn miền xác định: